[공학] 디지털 디자인 – 4비트 parity generator, 5비트 parity checker

1.even parity 4bit generator
입력 4비트 뒤에 parity bit를 붙여 1의 개수를 even으로 만든다.

(1) 진리표
(2)Boolean funtion
P=wxyz

(3)karno map
(4)schematic diagram

(5)verilog HDL code

(6)compile log analysis

회로에 대해 간략한 합성결과를 알수있다.
Compilation Report를 통해 설계한 회로에 대한 정보를 볼 수 있다.

tpd(time path delay) 정보를 통해 input으로부터 output까지의 path delay 정보를 확인할수 있다.
worst case tpd도 확인 할수 있다.

RTL Viewer를 통해 디자인한 회로의 Schematic dagram을 볼수있다.

(7)simulat

1.even parity 4bit generator
입력 4비트 뒤에 parity bit를 붙여 1의 개수를 even으로 만든다.

(1) 진리표
(2)Boolean funtion
P=wxyz

(3)karno map
(4)schematic diagram

(5)verilog HDL code

(6)compile log analysis

회로에 대해 간략한 합성결과를 알수있다.
Compilation Report를 통해 설계한 회로에 대한 정보를 볼 수 있다.

tpd(time path delay) 정보를 통해 input으로부터 output까지의 path delay 정보를 확인할수 있다.
worst case tpd도 확인 할수 있다.

RTL Viewer를 통해 디자인한 회로의 Schematic dagram을 볼수있다.

(7)simulate and analyz